据量子位报道，研究团队首次将世界模型引入芯片设计流程，推出了一款超大核NPU，算力达到700TOPS，并实现了99%的算力可用率。这一消息的核心看点不仅在于700TOPS这一数字本身，更在于设计方法的转变：过去芯片设计主要依赖工程师经验与传统EDA工具迭代，而此次尝试让具备环境建模与推演能力的世界模型参与到架构探索与方案评估中，意味着AI开始从“被芯片承载”走向“反向赋能芯片设计”。
从技术路径看，世界模型的作用在于对设计空间进行高效建模与预测。芯片架构设计涉及功耗、面积、频率、访存带宽与算力利用率等多维约束，传统流程往往需要大量仿真与反复试错。研究团队让世界模型在虚拟环境中学习硬件行为与性能反馈，从而在早期阶段快速筛选架构方案，减少无效迭代。超大核NPU的设计正是在这一流程下完成，其700TOPS算力与99%的算力可用率说明，模型不仅参与了参数选择，也在实际可用性层面带来了可验证的收益。
所谓“算力可用率”，指的是标称算力中能够被实际任务稳定调用的比例。高标称算力并不等于高有效算力，调度瓶颈、数据搬运与核间协同都会造成损耗。99%的可用率若能在真实负载下复现，将显著改善高算力场景的性价比，对边缘推理、自动驾驶感知与大模型端侧部署等方向具有参考意义。当然，这一结果目前仍来自研究团队披露，后续还需在更多任务与量产条件下验证其普适性。
更长远地看，世界模型进入芯片设计流程，可能改变硬件研发的分工方式：架构师负责定义目标与约束，模型负责探索与评估，仿真与流片则用于最终确认。这一范式若能成熟，有望缩短设计周期、降低试错成本，并为高算力硬件提供新的设计思路。但也要看到，模型预测与真实硅片行为之间仍存在差距，如何保证可解释性与可靠性，是该方向走向工程化必须回答的问题。
